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988 B
Systemverilog
40 lines
988 B
Systemverilog
module cpu_gpio (
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if_cpu_bus bus,
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input [7:0] gpio_i,
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output reg [7:0] gpio_o,
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output reg [7:0] gpio_oe
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);
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reg [7:0] gpio_i_ff1, gpio_i_ff2;
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reg [7:0] gpio_o_value;
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reg [7:0] gpio_oe_value;
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always_comb begin
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bus.rdata = 32'd0;
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if (bus.ack) begin
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bus.rdata = {8'd0, gpio_oe_value, gpio_i_ff2, gpio_o_value};
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end
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end
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always_ff @(posedge bus.clk) begin
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{gpio_i_ff2, gpio_i_ff1} <= {gpio_i_ff1, gpio_i};
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gpio_o <= gpio_o_value;
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gpio_oe <= gpio_oe_value;
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bus.ack <= 1'b0;
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if (bus.request) begin
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bus.ack <= 1'b1;
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end
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if (bus.reset) begin
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gpio_o_value <= 8'd0;
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gpio_oe_value <= 8'd0;
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end else if (bus.request) begin
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if (bus.wmask[0]) gpio_o_value <= bus.wdata[7:0];
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if (bus.wmask[2]) gpio_oe_value <= bus.wdata[23:16];
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end
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end
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endmodule
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