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1.8 KiB
Systemverilog
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Systemverilog
module cpu_bootloader (
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if_system.sys sys,
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if_cpu_bus bus
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);
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always_ff @(posedge sys.clk) begin
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bus.ack <= 1'b0;
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if (bus.request) begin
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bus.ack <= 1'b1;
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end
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end
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always_comb begin
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bus.rdata = 32'd0;
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if (bus.ack) begin
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case (bus.address[6:2])
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0: bus.rdata = 32'h50000737;
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1: bus.rdata = 32'h00074783;
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2: bus.rdata = 32'h0027f793;
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3: bus.rdata = 32'hfe078ce3;
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4: bus.rdata = 32'h03e00793;
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5: bus.rdata = 32'h00f70223;
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6: bus.rdata = 32'h50000637;
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7: bus.rdata = 32'h00000793;
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8: bus.rdata = 32'h00000713;
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9: bus.rdata = 32'h02000593;
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10: bus.rdata = 32'h00064683;
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11: bus.rdata = 32'h0016f693;
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12: bus.rdata = 32'hfe068ce3;
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13: bus.rdata = 32'h00464683;
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14: bus.rdata = 32'h00f696b3;
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15: bus.rdata = 32'h00878793;
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16: bus.rdata = 32'h00d76733;
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17: bus.rdata = 32'hfeb792e3;
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18: bus.rdata = 32'h00000793;
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19: bus.rdata = 32'h500005b7;
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20: bus.rdata = 32'h0005c683;
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21: bus.rdata = 32'h0016f693;
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22: bus.rdata = 32'hfe068ce3;
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23: bus.rdata = 32'h0045c683;
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24: bus.rdata = 32'h00178613;
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25: bus.rdata = 32'h0ff6f693;
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26: bus.rdata = 32'h00d78023;
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27: bus.rdata = 32'h00e61663;
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28: bus.rdata = 32'hf0000097;
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29: bus.rdata = 32'hf90080e7;
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30: bus.rdata = 32'h00060793;
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31: bus.rdata = 32'hfd5ff06f;
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default: bus.rdata = 32'd0;
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endcase
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end
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end
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endmodule
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